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在過去的幾年中，工業(yè)界對3D技術(shù)的興趣與日俱增，因為其更高的器件密度和更加出色的系統(tǒng)性能而被人們寄予厚望。在這種技術(shù)條件下，芯片會變得更薄，堆棧和互連也變得更加合理。如今，各種3D集成技術(shù)都在研發(fā)之中，根據(jù)不同的需求各自有其特點。其中的一種技術(shù)叫做3D堆棧集成電路技術(shù)（3D-SIC）,它致力于將很薄的集成電路直接堆積起來，各層之間通過具有極高密度（高達(dá)106cm-2）且穿越Si的互連線連接。3D-SIC互連技術(shù)提供了一種后道全局線互連的替代方法。這項技術(shù)的一個典型應(yīng)用就是將大型的芯片內(nèi)系統(tǒng)分割成模塊堆疊系統(tǒng)。首先，較大的單元可以分割在多個堆棧層上（比如芯片上堆疊的存儲器）。在隨后的過程中，單系統(tǒng)中分布在不同Si層的IP模塊可以通過3D-SIC技術(shù)進行互連。信號延遲、能量損耗、系統(tǒng)尺寸的減小以及性能的改進，都只是這項技術(shù)眾多優(yōu)點中的一部分。
總體來講，結(jié)合了傳統(tǒng)或者現(xiàn)代封裝技術(shù)的大馬士革結(jié)構(gòu)技術(shù)和諸如金屬電介質(zhì)混合連接技術(shù)在3D-SIC解決方案中具有很強的代表性。IMEC的3D-SIC技術(shù)使用這樣一種工藝流程，即通過單大馬士革工藝實現(xiàn)Si層之間的銅通孔互連（TSV），這步工藝在前道和接觸孔工藝之后，但位于后道金屬層之前。這種工藝使得1-5μm直徑的小尺寸通孔成為可能，同時使得與前道區(qū)域的阻斷最小化。更進一步，這些通孔不會阻斷后道互連線的區(qū)域。在后道連線完成之后，Si會被從襯底底部去除從而打開通孔，隨后硅片之間會堆疊起來并使用直接的Cu-Cu互連或者Cu-介質(zhì)層互連。
使用Cu進行穿越Si的通孔填充
采用電化學(xué)方法用Cu填充TSV是制造流程中很重要的一步。用Cu進行TSV填充時需要保證沒有缺陷產(chǎn)生，從而保證堆疊的多芯片器件中沒有可靠性的問題。另外，電鍍工藝的持續(xù)時間在很大程度上決定了全部的制造成本，因此需要將其最小化。過多的Cu淀積，比如在硅片頂部表面多余的銅，要盡可能的少，這是為了減少化學(xué)機械拋光(CMP)的時間。最后，對于Cu電鍍液內(nèi)添加劑的含量對Cu電鍍機理的影響，在過去的研究中也很少被提及。
文章中，我們研究了兩種應(yīng)對上述挑戰(zhàn)的方法。在第一種方法中，我們著力于發(fā)現(xiàn)電鍍工藝中添加劑的作用和電流密度的影響。在第二種方法中，我們著力于減少硅片表面Cu的淀積。兩種方法都得到了沒有空洞的電鍍Cu填充的3D通孔，同時電鍍時間也大為縮短。
方法一：優(yōu)化添加劑成分和電流密度
在最理想的情況下，被電鍍Cu完全填充的通孔應(yīng)該沒有空洞，并且有盡可能少的殘留銅。從經(jīng)濟的角度看，填充時間最好盡可能的短。填充的結(jié)果依賴于幾個因素，比如電鍍時的電流密度和填充工藝中添加劑的成分。添加劑包括有機平坦劑和促進劑，它們存在于電鍍液內(nèi)并影響表面反應(yīng)。
IMEC已經(jīng)詳細(xì)研究了添加劑成分和電流密度對Cu電鍍工藝的影響。為了達(dá)到這個目的，我們在200mm硅片上使用深反應(yīng)離子蝕刻設(shè)備準(zhǔn)備了直徑5μm、深度25μm的通孔。電鍍實驗使用具有三個可旋轉(zhuǎn)磁電極的設(shè)備完成。為了研究添加劑的影響，我們準(zhǔn)備的電解液包含0.8MCuSO4•5H2O